visio怎么繪制電路圖 visio電路圖怎么快速連線？

visio電路圖怎么快速連線？這樣的順豐兩端接上零線，火線和地線甚至連線上了。簡單好用的繪制電路圖軟件有哪些？電路圖有電子電路圖，電氣原理與線路圖。電子電路圖正常情況不使用的工具：Protel，EWB

visio電路圖怎么快速連線？

這樣的順豐兩端接上零線，火線和地線甚至連線上了。

簡單好用的繪制電路圖軟件有哪些？

電路圖有電子電路圖，電氣原理與線路圖。電子電路圖正常情況不使用的工具：Protel，EWB，Protues，也也可以使用AUTOCAD電氣原理與線路圖大多使用的工具：AUTOCAD這些都是大眾化建議使用的工具。也可以不用其它的，諸如：電子電路這個可以建議使用PROTEUS，電氣原理與線路圖可以使用visio，CAXA

總結(jié)數(shù)字電路設(shè)計的一般方法？

我充斥西北工業(yè)大學計算機學院微電子學研究所，現(xiàn)在是微電子學研究所的研一學生，專業(yè)方向是數(shù)字集成電路設(shè)計。在研一上學期，大致了解完全掌握了數(shù)字集成電路后端偏文科類設(shè)計方法，本篇學術(shù)素養(yǎng)課程報告通常繼續(xù)討論在實現(xiàn)方法后端流程時的方法、經(jīng)驗、和相關(guān)的感悟。

根據(jù)我的觀察，軟件工程師的需求量和硬件工程師的需求量是10:1，也就是說硬件工程師需求量遠小于軟件工程師，硬件工程師中又可分模擬和數(shù)字兩大類，設(shè)計模擬集成電路設(shè)計比較多和ADC、DAC、PLL等，數(shù)字集成電路設(shè)計則更更適合于基于某個特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。

實際上，發(fā)展到現(xiàn)階段，數(shù)字集成電路的設(shè)計方法早就在EDA工具的幫助之下非常傳說中的軟件開發(fā)了，啊是的數(shù)字集成電路開發(fā)就像為200元以內(nèi)步驟：

1、依據(jù)需求，自頂向外設(shè)計電路模塊，內(nèi)容明確該數(shù)字系統(tǒng)需要實現(xiàn)什么功能，再具體看細分到各個功能模塊。此時的設(shè)計圖形式就像為模塊框圖，使用visio或其他繪圖軟件利用。這個環(huán)節(jié)相對松散，但更，只不過根據(jù)需求是怎么設(shè)計大的模塊和指標時，前提是要結(jié)合實際情況，不然的話到后期會遇到無窮次返工甚至還無法都沒有達到預(yù)定啊指標。象由德高望重的前輩，比較有經(jīng)驗的工程師接受總體設(shè)計。

2、定義好各個模塊之后，接下來的事情那就是具體實現(xiàn)方法各個模塊的功能。因為硬件描述語言的存在，我們是可以很輕易的硬件描述語言來“寫”出模塊的實現(xiàn)方法方法，在本次實驗中，我可以使用的是VerilogHDL。具體代碼的復雜程度和模塊的復雜程度關(guān)聯(lián)，我在這一次實驗中需要的是“八位格雷碼計數(shù)器”電路設(shè)計。

3、完成“八位格雷碼計數(shù)器”的Verilog代碼后，需要對該設(shè)計參與“前仿真”。所謂的前仿真，主要是是為驗證驗證代碼是否是請看正確，有夠?qū)崿F(xiàn)程序了所新的規(guī)劃的功能。象在用modelsim軟件通過仿真，仿真模型成功進入到下一階段，不完成則是需要前往修改代碼。

4、前仿真順利后，巳經(jīng)有了功能正確的的Verilog設(shè)計代碼，此時可以不將代碼直接下載到FPGA板上參與驗證驗證（Quartus，JTAG），驗證完成則可證明此設(shè)計正確的無誤。這對某些獨立顯卡度要求不高且時間太激動的數(shù)字電路設(shè)計項目，是可以再在用FPGA來利用芯片功能。顯然，F(xiàn)PGA這種通用器件是不能行最簡形矩陣高集成、極低功耗、使用說明性高ASIC設(shè)計需求的，沒有辦法用于特有簡單點和粗獷的設(shè)計。

5、下一步進入后端流程。這時需要膠的服務(wù)器在內(nèi)價格高昂的EDA工具支持。這又是為啥軟硬件設(shè)計初學者較難的原因之一，如果不是一個就沒外界過軟件編程的有志青年立志要做做軟件工程，象一臺電腦，一本書就夠了，起碼再買個正版編譯器（VS，Eclipse，DW等），但是做好硬件電路設(shè)計，一臺電腦一本書最少畫油畫PCB。再做最核心的部分，可以可以使用功能強大的服務(wù)器和價格價格不菲的EDA工具，因為大多數(shù)的PC電腦壓力與負擔不起“后端看專業(yè)”的工作需求。不過大量linux下的復雜操作也會使人望而生畏。

6、準備好好后端平臺后，就這個可以將“八位格雷碼計數(shù)器”弄到平臺里，過了一會兒馬上必須考慮的問題是可以使用什么元件庫這些什么工藝？是因為同樣一個與非門，有所不同元件庫有不同實現(xiàn)細節(jié)，MOS管細節(jié)可能都大不相同，別外還要確定工藝，這些工藝的文件充斥于相關(guān)廠家（TSMC，CSMS等），這都是個人沒能做后端的原因之一——而且你甚至不可能以自己的名義向臺積電商量工藝庫文件，不過作為一個涉世未深，無錢無術(shù)的初學者，你是沒能充滿自信的和人數(shù)上萬、資金上億的工藝廠簽定合同的。在經(jīng)過挑選篩選后（更多情況下是沒得選），確定你想建議使用的工藝。在本次實驗中，我使用的是實驗室學長改良過的元件庫，在內(nèi)TSMC0.18um工藝，EDA工具為Cadence IC 614。 7、經(jīng)由一系列配置之后，“八位格雷碼計數(shù)器”早就曾經(jīng)的了三個龐大無比的工程文件，我個人建議區(qū)分TCL腳本文件并且配置。然后再就可以進行RTL級偏文科類。正所謂RTL級綜合考，事實上是指將Verilog代碼“改寫”為偏文科類工具（我在用的是Encounter）所能不能識別的Verilog代碼。通俗的解釋的講，這個不同于將“文言文”翻譯為“白話文”，也類似于C語言中的“編譯”，將要中級語言翻譯為匯編代碼。肯定，理論上可以直接寫一段RTL級代碼，但這就和就寫匯編語言一般，復雜程度不言自明。

8、RTL級偏文科類完成后，接下來的將RTL Verilog導入Encounter并且唯一的后端綜合。導入RTL代碼后，還必須只能說明標準單元庫的LEF文件，并定義電源和地的線名。此時需要一個MMMCconfig配置，流程繁雜，主要是配置相關(guān)文件和器件狀態(tài)（TT、SS、FF等）。

9、成功導入配置，下一步是芯片布局設(shè)計，即Floorplan。Floorplan需要設(shè)置一些基礎(chǔ)參數(shù)，如芯片的長寬（面積），丟給管腳的空間，芯片利用率等。長寬比建議為0.2-5，急切電路利用率0.85，好象電路利用率0.90，電路利用率0.95。

10、POWER換算，以此為根據(jù)布置電源線路，要注意為ring和stripe。比如，某數(shù)字電路芯片功耗為55mW，增加冗余度量到2倍左右，設(shè)計什么為100mW，通過1.8V供電，電流約為60mA，也就是總電源線為60u，假如每條線10u，則六條電源線，兩邊各一條，中間四條。Encounter中有專門買的布線配置器。線路布置之后，是可以先Apply，然后把撤銷發(fā)熱發(fā)冷接觸。

11、布好IO管腳。假如提前沒有導入IO，這個可以恢復再導入（TCL），也也可以自行按照。

12、Pre-Place，畢竟Verilog中而不有很多的module，每個module對應(yīng)一個布局模塊，布局時應(yīng)當特別注意一些布局原則。布局時就像通過簡單托動就可以不?！鞍宋桓窭状a計數(shù)器”畢竟唯有一個module，但不不需要奇怪的布局。

13、布局是一個斷的可以修改和加以改進的過程，Pre-Place之后參與Place，之后并且之后Post-Place。Place之后，不需要進行時鐘樹偏文科類（CTS），時鐘樹看專業(yè)的目的是為了讓每個信號都在約束的時間內(nèi)傳輸信號到下一個時序單元，要不然會對芯片的主頻產(chǎn)生影響（主頻是在設(shè)計前就定過來的指標），接著在Post-CTS對不條件時鐘約束的部分進行布線調(diào)整。

14、布局之后接受布線施工，即Route，這對特珠還網(wǎng)線布線不需要通過SRoute，然后再通過Post-Place，這些步驟某種程度上都是“點按鈕”和“配參數(shù)”，但后端綜合考時要先有清醒過來的頭腦，可以清楚為什么不要點這些按鈕，在內(nèi)該配置什么參數(shù)。

15、布局布線經(jīng)過三次迭代更新，IO管腳配置好后，這個可以Fill全圖，用各層金屬覆蓋未建議使用的區(qū)域。單個“八位格雷碼計數(shù)器”是因為結(jié)構(gòu)簡單，芯片未遍布區(qū)域較大。

16、到了此時，Encounter內(nèi)的后端綜合考就能夠完成了，可以導出（export）成GDSII格式的網(wǎng)表，以及為了做DRC，LVS檢查，也不需要“Netlist”成schematic（電路原理圖）的格式。

17，將后端偏文科類的GDSII文件導入到（Streamacross）到Virtuoso里。Virtuoso是另一個應(yīng)用于模擬集成電路設(shè)計的軟件。將GDSII文件導入該軟件比較多有兩個目的，一是也可以在Virtuoso里做“后仿真”，驗證驗證經(jīng)由后端綜合考的一系列流程之后，概念芯片有滿足的條件設(shè)計需求，此時的仿真就早就考慮到了延時，電阻，功耗等求實際現(xiàn)存問題，如果仿真時再次出現(xiàn)了問題，是需要進行返工直接修改，沒必要時要恢復fpga設(shè)計。當“后仿真”通過后，也要對該芯片通過DRC和LVS檢查，DRC是查看如何確定不滿足所選工藝的要求，是因為在換算情況下，一些理論上的值是不再現(xiàn)實的，諸如過細的線沒能生產(chǎn)的產(chǎn)品，柵極間的距離過短很有可能會可能導致短路，導線和各金屬層之間的電容會影響不大電路功能等。LVS是都很layout和Schematic之間的幾何信息是否需要不一致。二是是可以方便以后做數(shù)?；旌闲酒O(shè)計時并且水的混合物設(shè)計，只不過模擬集成電路的是真接在Virtuoso中并且的，兩者到最后結(jié)合在一起，就這個可以接受數(shù)?；旌霞呻娐吩O(shè)計。

18、接受完檢查之后，就是可以與工藝提供給廠家先聯(lián)系進行加工了，如TSMC。一般加工要跟著企業(yè)的業(yè)務(wù)流程?？偣步?jīng)由1月左右，芯片加工成功，然后再剛剛進入測試環(huán)節(jié)。銅焊，試驗，驗正芯片指標，包括做出加以改進方案。

眼下，一個數(shù)字集成電路從概念到實物的整個流程就完成了，走的每一步都愿意想研究和細細的品味，從二四譯碼器到緊張的CPU，其流程是都差不多一般的。當經(jīng)過研一上一個學期的學習，我也基本是手中掌握了這個流程。以后會極其很努力的在本專業(yè)方向繼續(xù)前進，培養(yǎng)訓練核心競爭力。