億圖圖示怎么將兩個元件連接起來 如何在QuartusII中建立一個圖形設計文件？

如何在QuartusII中建立一個圖形設計文件？1.創建設計文件后，選擇文件，然后選擇新建。【quartus】原理圖輸入設計詳解攻略？在這里，默認情況下，您已經構建了一個新項目。點擊[File]菜單下

如何在QuartusII中建立一個圖形設計文件？

1.創建設計文件后，選擇文件，然后選擇新建。

【quartus】原理圖輸入設計詳解攻略？

在這里，默認情況下，您已經構建了一個新項目。點擊[File]菜單下的[New],打開用戶設計和建立向導，在[New]中選擇[Design files]-[Block diagram/原理圖文件]進行原理圖文件輸入。

建立原理圖設計文件

調用參數化組件，在繪圖區雙擊鼠標左鍵，彈出添加符號組件的窗口。

調用輸入端口 "輸入和輸出和邏輯器件 "74138和分別是。

繪圖控制操作，使用縮放工具按鈕后，請切換回按鈕(選擇和畫線工具)來編輯繪圖。

從符號庫中調出需要的輸入輸出端口，整齊排列。

完成畫線連接操作(鼠標放在端點時，會自動捕捉，按下左鍵拖動到目標，松開后完成一次畫線操作)。

鼠標左鍵雙擊端口名稱，如電路74138的Y7N端子所示，直接輸入自定義名稱。74138邏輯測試電路原理圖設計！

在下拉菜單[處理]中選擇[開始編譯],開始整個編譯。

編寫全過程分析報告；

選擇處理/開始編譯，自動完成分析、調試、綜合、改編、匯編、時序分析的全過程。

在編譯期間，錯誤消息由下面的信息欄(紅色字體)指示。雙擊此信息以定位錯誤，糾正錯誤并在此編譯，直到所有錯誤都被消除。

編譯成功后，會彈出編譯報告，顯示相關編譯信息。

QuartusII的編譯器由一系列處理模塊組成；這些模塊負責錯誤檢測、邏輯綜合、結構綜合、輸出結果的編輯和配置以及設計項目的時序分析；

在此過程中，設計項目適應FPGA/CPLD目標器件，同時生成多用途輸出文件，如功能和時序信息文件、器件編程目標文件等。

編譯器首先檢查出工程設計文件中可能存在的錯誤信息，供設計者排除，然后生成用結構化網表文件表示的電路原理圖文件；

工程編制完成后，可以通過時序仿真分析設計結果是否滿足設計要求；創建波形向量文件

添加一個固定節點，然后選擇菜單視圖-實用程序窗口-節點查找器。

選擇 "引腳:未分配 "在“過濾器”下，然后單擊 "列表和列出引腳端口。

在找到的節點下的列表中選擇列出的端口，并將其拖放到波形文件的引腳編輯區域。

設置模擬時間長度，并選擇菜單[編輯]-【結束時間】命令，默認為1us，這里設置為100us。

設置模擬時間段，并選擇菜單[Edit]-[Grid size …]命令。默認值為10ns。由于競爭冒險的存在，仿真時信號波形和大量毛刺混在一起，影響了仿真結果。因此，這里設置為500ns。

編輯輸入端口信號，并使用窗口縮放(左鍵縮放，右鍵縮放)將波形縮放到適當的程度。

啟動時序模擬，并從下拉菜單[處理]中選擇[啟動模擬]。分析波形可見，與74LS138函數真值表一致，結果正確。